日前，武漢新芯對外宣布稱，基于其三維集成技術平臺的三片晶圓堆疊技術研發(fā)成功。該消息一出就有業(yè)內(nèi)人士表示，隨著這一技術的突破，武漢新芯3D芯片堆疊技術居于國際先進、國內(nèi)領先的水平。
還有業(yè)內(nèi)人士指出，3D芯片堆疊是新的技術，可將存儲、邏輯、傳感器于一體，能夠縮小尺寸且提供性能，是朝摩爾定律的方向邁進了一步。那么問題來了，3D芯片堆疊技術到底是什么？
3D芯片堆疊技術發(fā)展歷程
上世紀九十年代，BGA封裝（球柵陣列封裝）替代了外引腳封裝，焊料球凸點面陣使封裝尺寸減小，輸入和輸出端口數(shù)量增加，功能和性能增加。然而隨著封裝技術的發(fā)展，在平面方向上的封裝已經(jīng)達到了極限。
另一方面，隨著CMOS工藝的不斷發(fā)展，繼續(xù)等比例縮小的局限越發(fā)明顯，系統(tǒng)設計師們開始越來越多地轉向芯片封裝，而不是繼續(xù)依賴在單一芯片上集成更多的器件來提高性能。
在傳統(tǒng)的集成電路技術中，作為互連層的多層金屬位于2D有源電路上方，互連的基本挑戰(zhàn)是全局互連的延遲，特別隨著等比例縮小的持續(xù)進行，器件密度不斷增加，延遲問題就更為突出。
為了避免這種延遲，同時也為了滿足性能、頻寬和功耗的要求，設計人員開發(fā)出在垂直方向上將芯片疊層的新技術，也就是三維堆疊封裝技術，該技術可以穿過有源電路直接實現(xiàn)高效互連。
另外一些組織和公司也都在積極開發(fā)基于TSV（硅通孔，through silicon via）的3D芯片技術。究其原因，是因為許多芯片廠商都擔心將來繼續(xù)縮減制程尺寸時，所花費的成本難以承受，甚至不久的將來可能會被迫停止芯片制程縮減方面的開發(fā)。
隨著硅片減薄技術的成功使用，多芯片堆疊封裝的厚度幾乎與過去BGA封裝具有相同的厚度（約1.2毫米）。因此，3D芯片堆疊技術在縮小芯片尺寸的同時，還能有效地增強電子產(chǎn)品的功能和性能。
3D芯片堆疊技術簡介
與傳統(tǒng)的二維芯片把所有的模塊放在平面層相比，三維芯片允許多層堆疊，而過TSV用來提供多個晶片垂直方向的通信。其中，TSV是3D芯片堆疊技術的關鍵。
3D芯片堆疊結構示意圖
3D堆疊技術是把不同功能的芯片或結構，通過堆疊技術或過孔互連等微機械加工技術，使其在Z軸方向上形成立體集成、信號連通及圓片級、芯片級、硅帽封裝等封裝和可靠性技術為目標的三維立體堆疊加工技術。該技術用于微系統(tǒng)集成，是繼片上系統(tǒng)（SOC）、多芯片模塊（MCM）之后發(fā)展起來的系統(tǒng)級封裝的先進制造技術。
3D芯片技術的類別
從SiP系統(tǒng)級封裝的傳統(tǒng)意義上來講，凡是有芯片堆疊的都可以稱之為3D，因為在Z軸上有了功能和信號的延伸，無論此堆疊是位于IC內(nèi)部還是IC外部。但是，隨著技術的發(fā)展，3D芯片技術卻有了其更新、更獨特的含義。
3D IC的初期型態(tài)，目前仍廣泛應用于SiP領域，是將功能相同的裸芯片從下至上堆在一起，形成3D堆疊，再由兩側的鍵合線連接，最后以系統(tǒng)級封裝(System-in-Package，SiP)的外觀呈現(xiàn)。堆疊的方式可為金字塔形、懸臂形、并排堆疊等多種方式，參看下圖。
另一種常見的方式是將一顆倒裝焊(flip-chip)裸芯片安裝在SiP基板上，另外一顆裸芯片以鍵合的方式安裝在其上方，如下圖所示，這種3D解決方案在手機中比較常用。
在這種3D集成技術中，至少有一顆裸芯片與另一顆裸芯片疊放在一起，下方的那顆裸芯片是采用TSV技術，通過TSV讓上方的裸芯片與下方裸芯片、SiP基板通訊。如下圖所示：
下圖顯示了無源TSV和有源TSV分別對應的2.5D和3D技術。
以上的技術都是指在芯片工藝制作完成后，再進行堆疊形成3D，其實并不能稱為真正的3D IC 技術。這些手段基本都是在封裝階段進行，我們可以稱之為3D集成、3D封裝或者3D SiP技術。
在SiP基板與裸芯片之間放置一個中介層（interposer）硅基板，中介層具備硅通孔（TSV），通過TSV連結硅基板上方與下方表面的金屬層。有人將這種技術稱為2.5D，因為作為中介層的硅基板是無源被動元件，TSV硅通孔并沒有打在芯片本身上。如下圖所示：
目前，基于芯片制造的3D技術主要應用于3D NAND FLASH上。東芝和三星在 3D NAND 上的開拓性工作帶來了兩大主要的 3D NAND 技術。
東芝開發(fā)了 Bit Cost Scalable(BiCS)的工藝。BiCS 工藝采用了一種先柵極方法(gate-first approach)，這是通過交替沉積氧化物(SiO)層和多晶硅(pSi)層實現(xiàn)的。然后在這個層堆疊中形成一個通道孔，并填充氧化物-氮化物-氧化物(ONO)和 pSi。然后沉積光刻膠，通過一個連續(xù)的蝕刻流程，光刻膠修整并蝕刻出一個階梯，形成互連。最后再蝕刻出一個槽并填充氧化物。如下圖所示：
三星則開發(fā)了 Terabit Cell Array Transistor (TCAT)工藝。TCAT 是一種后柵極方法( gate-last approach)，其沉積的是交替的氧化物和氮化物層。然后形成一個穿過這些層的通道并填充 ONO 和 pSi。然后與 BiCS 工藝類似形成階梯。最后，蝕刻一個穿過這些層的槽并去除其中的氮化物，然后沉積氧化鋁(AlO)、氮化鈦(TiN)和鎢(W)又對其進行回蝕(etch back)，最后用塢填充這個槽。如下圖所示：
3D NAND目前已經(jīng)能做到64層甚至更高，其產(chǎn)量正在超越 2D NAND，而且隨著層數(shù)的進一步擴展，3D NAND還能繼續(xù)將摩爾定律很好地延續(xù)。
TSV——層間互連技術
上文提到，在3D芯片堆疊技術當中，TSV是其關鍵，那TSV到底又是什么呢？
TSV（through silicon via），中文為硅通孔。TSV通過再芯片與芯片之間、晶圓與晶圓之間制作垂直導通，實現(xiàn)芯片之間互連，能夠使三維方向堆疊的密度最大，外形尺寸最小，并且大大改善芯片速度和降低功耗。
采用TSV技術堆疊的器件
TSV與目前應用于多層互連的通孔有所不同。一方面，TSV通孔的直徑通常僅為1-100Lm（光通量的物理單位），深度10-400Lm，為集成電路或其他多功能器件高密度混合集成提供可能；另一方面，它們不僅需要穿透組成疊層電路的各種材料，還需要穿透很厚的硅襯底，因此對通孔的刻蝕機技術具有較高的要求。
3D TSV互連概念模型
上圖是一個3D TSV互連的概念模型，TSV是利用垂直硅通孔完成芯片互連的方法，由于連接距離更短、強度更高，它能實現(xiàn)更薄更小而性能更好、密度更高、尺寸和重量明顯減小的封裝。同時還能用于異種芯片之間的互連。
根據(jù)通孔制作的時間不同，3D TSV通孔集成方式可以分為四類：
1.先通孔工藝，即在CMOS制程之前完成硅通孔制作。先通孔工藝中的盲孔需電鍍絕緣層并填充導電材料，通過硅晶圓減薄，使盲孔開口形成與背面的連接。
2.中通孔工藝，即在CMOS制程和后段制程（BEOL）之間制作通孔。
3.后通孔工藝，即在BEOL完成之后再制作通孔，由于先進行芯片減薄，通孔制成后即可與電路相連。
4.鍵合后通工藝，即在硅片減薄、劃片之后再制作TSV。
圓片上通孔制造是TSV技術的核心，目前，鉆蝕TSV技術主要有兩種，一種是干法刻蝕或稱博世刻蝕，另一種是激光刻蝕。博世工藝為MEMS工藝而開發(fā)，快速地在去除硅的SF6等離子刻蝕和實現(xiàn)側壁鈍化的C4F8等離子沉積步驟之間循環(huán)切換。下圖為南京電子器件所（NEDI）利用博世工藝制作的TSV硅通孔。
NEDI研制的3D TSV通孔
激光技術作為一種不需掩膜的工藝，避免了光刻膠涂布、布刻曝光、顯影和去膠等工藝步驟，三星在存儲器疊層中采用了這一技術。激光加工系統(tǒng)供應商Xsil公司（愛爾蘭）為TSV帶來了另一種解決方案，Xsil稱激光鉆孔工藝首先應用到低密度閃存及CMOS傳感器中，隨著工藝及生產(chǎn)能力的提高，將會應用到DRAM中。
TSV被許多半導體廠和研究機構認為是最有前途的封裝方法，世界上50%以上的廠商都參與3D TSV互連相關方面的研究。其中，以三星，SK海力士等為首的企業(yè)在積極推廣可將3D TSV的計劃。此外，英特爾、臺積電、格芯、高通、安森美、惠普、IBM、聯(lián)電、紐約州立大學等都有在研究3D芯片堆疊技術。
3D芯片堆疊技術應用及行業(yè)影響
如今，3D芯片堆疊技術在一些設備中已經(jīng)有總領性的作用。從第一代開始，Apple Watch就是由最先進的3D堆疊式芯片封裝之一驅動。在該智能手表中，30種不同的芯片密封在一個塑料包層里面。為了節(jié)省空間，存儲芯片堆疊在邏輯電路上面。如果沒有采用芯片堆疊技術，該手表的設計就無法做到如此緊湊。
英偉達硬件工程高級副總裁布萊恩·凱萊赫表示，公司針對AI打造的Volta微處理器的運作也運用了3D堆疊技術。通過直接在GPU上面堆疊八層的高頻寬存儲器，這些芯片在處理效率上創(chuàng)造了新的記錄。“我們在電力上是受限的，我們能夠從存儲系統(tǒng)騰出的任何電力，都可以用在計算上。”凱萊赫如是說。
芯片堆疊也帶來了一些全新的功能。有的手機攝像頭將圖像傳感器直接疊加在處理圖像的芯片上面，額外的速度意味著它們能夠對照片進行多次曝光，并將其融合在一起，在昏暗的場景里捕捉到更多的光線。
由此可見，3D芯片堆疊技術的應用市場非常大，一旦全面投入市場，將極大的提升計算機芯片性能。可以說，3D芯片堆疊技術是一個趨勢和必然，日后會越來越普通。
結語：
半導體業(yè)晶圓制程即將達到瓶頸，也就代表摩爾定律可能將失效。在晶圓制程無法繼續(xù)微縮下，封測業(yè)將暫時以系統(tǒng)級封裝等技術將芯片做有效整合，提高芯片制造利潤，挑起超越摩爾定律的角色。
中國臺灣半導體協(xié)會理事長盧超群指出，未來半導體將要做3D垂直堆疊，全球半導體產(chǎn)業(yè)未來會朝向類摩爾定律成長。封測業(yè)人士指出，目前不論是在邏輯芯片上抑或是NAND Flash上，都需要3D堆疊技術，才能讓芯片效益發(fā)揮最大化，也才能達到輕薄短小的程度。從這一點上看，武漢新芯基于其三維集成技術平臺的三片晶圓堆疊技術研發(fā)成功，確實代表了芯片未來方向。
