先進的芯片封裝設(shè)計

作者：博維科技 時間：2018-12-04 15:36

芯片（die）堆疊正在引起更多關(guān)注，但設(shè)計流程還沒有完全準備好支持它。先進的封裝技術(shù)被視為摩爾定律縮放的替代品，或者是一種增強它的方法。但是，為證明這些設(shè)備能夠以足夠的直通率來產(chǎn)量制造而給予的大量關(guān)注與對先進封裝對設(shè)計和驗證流程的要求之間存在巨大的差距。

并非所有先進的封裝都對工具和方法提出了相同的要求。 2.5D封裝的要求與單片3D IC的要求大不相同。還有小芯片，各種類型的扇出和扇入，系統(tǒng)級封裝方法，以及封裝和直接鍵合方法。根據(jù)封裝類型，可能需要混合使用PCB和IC設(shè)計技術(shù)和工具。無論使用哪種類型的封裝，都可能需要添加各種形式的驗證方法。

那么，行業(yè)在適應(yīng)或增加必要的工具和流程以使更廣泛的行業(yè)可以使用這項技術(shù)的地方在哪里？

市場領(lǐng)導者始終是第一個轉(zhuǎn)向最新節(jié)點的人，因為它為他們提供了維持競爭優(yōu)勢所需的擴展，功能和性能優(yōu)勢。 “對于大多數(shù)人來說，整體芯片單片擴展的形式即將結(jié)束，”西門子事業(yè)部Mentor董事會系統(tǒng)部產(chǎn)品營銷經(jīng)理Keith Felton說。 “7nm是非常昂貴的，每個晶圓的產(chǎn)量不是那么好，你必須制造數(shù)百萬片芯片才能覆蓋住NRE。當你的芯片規(guī)模很大時，你通常最好將設(shè)計分解成更小的塊，你可以在芯片的那一部分使用適當?shù)墓に嚬?jié)點或技術(shù)，然后將它們集成在一個硅插入器上。你會得到更便宜的東西。您可以更快地推向市場。如果你想進行更新，你可以只更換一個或兩個小芯片并擁有一個新產(chǎn)品，而不必重新安裝一個全新的SoC。“

雖然其中一些可能是對未來的預(yù)測，但它正是推動當今行業(yè)發(fā)展的動力。

“我們現(xiàn)在有一些目前成本相當高的選擇，但它們有很多優(yōu)勢，”Cadence公司IC封裝產(chǎn)品管理總監(jiān)John Park說。 “在過去的幾年里，我們一直在從小型PCB轉(zhuǎn)變?yōu)殚_始看起來像一個大型集成電路。”

Park展示了該行業(yè)從引線框架到球柵陣列（BGA）以及現(xiàn)在的2.5D和3D技術(shù)（圖1）所采用的工藝路徑。

使用2.5D集成技術(shù)，您可以從電路板移動存儲器并使用硅插入器將其集成到處理器旁邊，這可以通過縮短距離和擴大數(shù)據(jù)管道來減少延遲。 “你用什么工具來實現(xiàn)插入器？”Park問道。 “你用什么走線（routing）和布局？怎么把它流片出去（tape out）？它需要以IC格式流片。從歷史上看，封裝采用PCB格式流程，例如Gerber或IPC2581格式的文件。“

這將對工具產(chǎn)生巨大影響。 “你需要一種類似PCB的技術(shù)來進行一些路由，因為它們在交互式和手動路由方面比傳統(tǒng)的IC設(shè)計工具更加先進，而傳統(tǒng)的IC工具往往是更多的批量應(yīng)用，”他指出。 “但我還需要一些IC技術(shù)。我需要創(chuàng)建掩模層（ mask layers）和GDS，因為它們將使用IC設(shè)計過程制造。一旦我們進入3D IC，這純粹是一個IC過程。它從計劃到簽收，包括時序分析。另外，您需要多芯片（multiple-die）的LVS檢查。封裝設(shè)計師從電路板設(shè)計師變?yōu)樾酒O(shè)計師。它還延伸到生態(tài)系統(tǒng)中，每個新的封裝版本都需要參考工藝流程和相關(guān)的PDK。“

這不僅僅是一個工具變化。設(shè)計文化也隨著工具而變化。 Mentor的技術(shù)營銷工程師John Ferguson表示，“我很想知道在驗證封裝級別的裝配設(shè)計方面存在多少剛性或者多少種格式。” “有一個粗略的設(shè)計規(guī)則手冊，如果你遵循，你應(yīng)該能夠制造它。用戶可以通過觀察它來解決這個問題。但是沒有人真正關(guān)心過?，F(xiàn)在我們談?wù)摰氖菙?shù)十萬或數(shù)百萬個引腳。能夠通過觀察它們進行檢查的想法是不可能的。“

幫助這個行業(yè)的是一個名為CHIPS的DARPA項目計劃，它推動了芯片概念的發(fā)展。 “在過去，所有的IP都在同一個工藝節(jié)點上，”Park解釋道。 “現(xiàn)在你把它分開并以與節(jié)點無關(guān)的方式重建它。 SerDes可以是28nm，內(nèi)存可以是32nm，7nm的視頻芯片等等。我有那種靈活性。但它比這更復(fù)雜，因為小芯片是物理上實現(xiàn)的第三方IP版本”。“這些方面的流程需要在物理和協(xié)議級別上進行一些額外的工作。

模型和抽象

整個封裝是否需要作為單個芯片處理？ “我們今天已經(jīng)面臨著對1億門級的設(shè)計進行分析和驗證的挑戰(zhàn)，”Synopsys的3DIC布局和驗證應(yīng)用工程師Frank Malloy說。 “現(xiàn)在你在頂部堆疊另外1億個門，如果你試圖將它視為一個巨大的設(shè)計，你的內(nèi)存使用和運行時將失去控制。我們需要抽象能夠建模和封裝設(shè)計的某些部分，并減少對內(nèi)存和運行時的影響。“

但也有一些關(guān)鍵的信息，必須在各個部分之間共享。 “在當今復(fù)雜的設(shè)計中，IR跌落分析至關(guān)重要，”Malloy說。 “現(xiàn)在，當你在一個芯片die上面有另一個芯片die時，你必須計算一個大芯片die的IR壓降，它必須從封裝通過底部芯片die向頂部芯片die進行供電和接地。上芯片die的IR下降將受到下芯片die的IR下降的影響，因此我們必須進行多芯片die的IR下降分析。

在一個設(shè)計環(huán)境下將這些部件拉到一起是一種有吸引力的方式或降低復(fù)雜性。

“基于模型的界面是任何試圖將多個芯片die集成到系統(tǒng)中并嘗試處理這些交互的人的優(yōu)雅解決方案，”ANSYS模擬和混合信號解決方案高級產(chǎn)品經(jīng)理Karthik Srinivasan說。 “IR下降可以以提取的方式完成，但是對于正在組裝的系統(tǒng)并擁有真正的3D IC的人來說 - 一個芯片與凸點連接而另一個芯片通過微凸塊饋送 - 在為了進行真正的IR分析時他們需要知道芯片die的負載。你需要一個并發(fā)模擬環(huán)境。“

今天，那些抽象不是標準的。 “今天確實存在一些必要的抽象，但每個供應(yīng)商都有自己的專業(yè)和自己的做事方式，”弗格森指出。 “在代工廠和用戶之間，隨著時間的推移，這將會合并，我們將全部采用相同的設(shè)計實踐。”

最終，標準機構(gòu)將參與進來。 “有些標準機構(gòu)，例如Si2，正試圖提出一些這些抽象的無IP定義，”費爾頓解釋道。 “但是，今天存在很多格式。 它們可能不太理想，但它包括LEF / DEF文件，GDS文件，逗號分隔值電子表格，AIF文件到BGA.txt文件。 在早期，你必須要小心，你不要太嚴格。 這可能會迫使用戶進入特定的使用模型。 我們已經(jīng)看到客戶在使用不同形式的數(shù)據(jù)攻擊具有同一問題的非常多樣化的數(shù)據(jù)格式。 他們想要的是一種盡可能開放的解決方案，因此他們不會被迫進入限制性數(shù)據(jù)流。“

接口

在小芯片的概念成為現(xiàn)實之前，可能需要標準接口。 “高帶寬內(nèi)存（HBM）是一個早期的例子，”Park說。 “這有點容易，因為它只是一個針對特定應(yīng)用程序的內(nèi)存接口。小芯片接口必須更通用。“

DARPA CHIPS計劃正在解決這個問題。他們選擇了先進接口總線（AIB，Advanced Interface Bus）作為物理層接口，由英特爾開發(fā)，用于嵌入式多芯片互連橋（EMIB，Embedded Multi-Die Interconnect Bridge）中的芯片到芯片連接。英特爾通過DARPA計劃提供AIB免版稅。其他公司正在開發(fā)在此接口之上運行的輕量級協(xié)議。

但是可能需要多個專用接口。 “HBM是一個高度并行化的接口，您可以在不使用高速IO的情況下移動大量數(shù)據(jù)，”Felton解釋道。 “它可以為您提供遠遠超出功耗的吞吐量，從而減少散熱問題。有PAM4，那里有很多協(xié)議接口。根據(jù)芯片的類型及其功能，芯片組將根據(jù)所需的性能支持一個或多個標準接口。“

工具和工藝流程

今天，必須設(shè)計封裝，并且可能需要對設(shè)計進行分區(qū)。走線（Routing）可能涉及多個芯片。分析必須考慮到封裝中的所有內(nèi)容以及更多內(nèi)容。

“幾年前，一位包工程師花了90％的時間來實施，”Park說。 “這包括諸如布線設(shè)計，創(chuàng)建電源平面和進行電氣特性描述等任務(wù)。如果你今天和同一個人談話，那部分工作不到50％。他們花了很多時間在走線設(shè)計階段與芯片團隊合作。他們正試圖根據(jù)成本，性能，物理特性和功耗來找出最適合該芯片的封裝技術(shù)。“

這在多個層面上變得復(fù)雜。 “你可能有六個小芯片，你可能有不同類型的內(nèi)存，無論是堆疊還是并排，你可能正在考慮使用插入器或嵌入式插入器橋，”Felton補充道。 “您基本上處理多層次的基板集成，并排，堆疊，嵌入，您需要一個可以快速評估這些不同場景的環(huán)境，以便了解它們在總體目標方面為您提供的服務(wù)。”

但設(shè)計流程是可以看到主要影響的地方。 “我們已經(jīng)修改了芯片設(shè)計鏈中的每一個工具，從實施到驗證，包括物理設(shè)計，靜態(tài)時序分析，寄生參數(shù)提取，設(shè)計規(guī)則檢查（DRC）和LVS，”Malloy說。 “這些工具中的每一個都得到了增強，以支持3D設(shè)計。大多數(shù)設(shè)計今天都是單獨完成的，但是在流程中的某些時候你將它們組合在一起。然后我們需要讀取兩個裸片并查看它們之間的優(yōu)化。我們應(yīng)該在哪里移動凸塊，以便通過兩個芯片die獲得最短的導線長度？我們應(yīng)該在哪里移動bumps（電源）或門電路（邏輯gates），以便我們通過它們兩者獲得最快的時間？我們最近對提取和分析進行了改進，以便能夠查看兩個裸片并查看兩個裸片之間的導線上可能發(fā)生的電容耦合?，F(xiàn)在這些具有混合鍵合的裸片非常接近，因此兩者的最頂層金屬層可以相互作用，并且在兩種完全不同的設(shè)計之間具有電容耦合。

還有更多的事情要來。 “你不再只有兩個維度，現(xiàn)在你有第三個維度，”帕克說。 “從理論上講，你有20多個金屬層可以玩，因為你有兩個面對面的芯片die。如果我在同一芯片上將兩個功能塊彼此相鄰放置，但由于其他限制，它們距離太遠，我可以移動一個功能塊到它上面的芯片中。這有什么用？它是如何工作的？它有何種影響？路由（Routing）成為一個三維問題。如果底部芯片上的路由資源耗盡，即使您嘗試連接底部芯片上的兩個旗艦，您也有可能通過過孔（via）的方式到頂部芯片并在該芯片上找到路由資源然后過孔回到底部。你必須在兩個三維堆疊的芯片上進行時序收斂。“

結(jié)論

高級封裝的重新工具化才剛剛開始。雖然EDA公司不能停止投資遵循最新實施的工藝節(jié)點，但他們還必須大力投資新的封裝技術(shù)的設(shè)計流程。與僅影響后端工具的最新工藝節(jié)點的更新不同，封裝設(shè)計將影響設(shè)計流程中的所有內(nèi)容，并為全新工具添加一些要求。

他們需要多長時間才能實現(xiàn)這些目標？ “在過去，公司正在收集數(shù)據(jù)，但在短期內(nèi)并沒有真正計劃任何事情，”弗格森說。 “今天，雖然它仍在進行實驗，但它不再只是踢輪胎了。 他們決定買一輛車，他們正試圖確定將哪輛車帶回家。“